xor을 이용한 전가산기 설계

입력이 2개인 경우에 두 입력이 서로 다른 값일 경우 xor의 출력은 '1'. 입력이 세개인 경우 '1'값이 홀수개인 경우에 xor의 출력이 '1'.

이를 이용하여 전가산기 설계.

library ieee;
use ieee.std_logic_1164.all;


entity FullAdder_xor_vhdl is

	port (
		x, y, z		:	in		std_logic;
		S, C		:	out		std_logic
	);
	
end FullAdder_xor_vhdl;


architecture arc of FullAdder_xor_vhdl is
begin

	S	<=	x xor y xor z;
	C	<=	(z and (x xor y)) or (x and y);
	
end arc;